15장. PCB 설계

연습문제

인쇄하면 답이 접힌 채로 나옵니다 — 그대로 문제지가 됩니다. 위의 “답도 함께 인쇄” 를 켜면 풀이까지 펴서 나옵니다.

1. 배치 원칙스위칭 레귤레이터와 계측 증폭기(instrumentation amplifier)를 5 mm 간격으로 배치했더니 간섭이 큽니다. 20 mm로 늘리면?
   풀이

   자기장 결합(coupling)은 대략 거리의 3제곱에 반비례합니다.

   $$\left(\frac{20}{5}\right)^3 = 64배 \text{ 감소} = -36\ \text{dB}$$

   36 dB 개선. 다른 어떤 대책보다 효과적일 수 있습니다.

   추가 개선:

   • 차폐형 인덕터 (10~20 dB)
   • 두 회로의 루프 면적(loop area) 축소
   • 그 사이에 접지 영역
2. 배치 원칙전극(electrode) 커넥터를 보드 한쪽 끝에, AFE를 반대쪽에 배치했습니다. 문제는?
   풀이

   고임피던스 신호가 보드 전체를 가로지릅니다.

   문제:

   1. 기생 용량(parasitic capacitance) — 100 mm 배선이면 10~30 pF → 대역폭(bandwidth) 붕괴 (11-04)
   2. 간섭 픽업 — 긴 고임피던스 배선은 안테나
   3. 크로스토크 — 다른 신호와 결합
   4. 표면 누설 경로가 김

   해결: AFE(최소한 버퍼)를 커넥터 바로 옆에 배치

   전극 커넥터
   > 보호 | 커넥터에서 5 mm 이내
   = 버퍼 | 여기까지가 고임피던스 — 여기를 넘기면 안 된다
   ^버퍼를 지나면 저임피던스라 배선이 길어도 괜찮다
   > 증폭 · 필터 · ADC | 거리 제약이 풀린다

   버퍼를 최대한 앞에 두는 이유가 이것입니다. 고임피던스 구간이 짧을수록 기생 용량과 누설이 손댈 여지가 줄어듭니다.

   고임피던스 구간을 최대한 짧게 하고, 즉시 저임피던스로 변환하는 것이 원칙입니다 (2-06).

3. 디커플링을 어디에 두는가100 nF(ESL 0.4 nH)을 IC에서 6 mm 떨어뜨리고 비아 2개로 연결했습니다. 50 MHz 임피던스는? 1 mm로 줄이면?
   풀이

   6 mm: $L = 0.4 + 6 + 2\times0.8 = 8\ \text{nH}$

   $$|Z| = 2\pi\times5\times10^7\times8\times10^{-9} \approx 2.51\ \Omega$$

   1 mm: $L = 0.4 + 1 + 1.6 = 3\ \text{nH}$

   $$|Z| = 2\pi\times5\times10^7\times3\times10^{-9} \approx 0.94\ \Omega$$

   2.7배 개선. 부품을 바꾸지 않고 배치만으로 얻었습니다.

4. 디커플링을 어디에 두는가OP앰프 회로가 발진합니다. 디커플링이 원인일 수 있습니까?
   풀이

   네, 매우 흔한 원인입니다.

   메커니즘:

   1. OP앰프의 출력 전류가 변하면 전원에서 전류를 끌어옵니다
   2. 전원 배선의 인덕턴스 때문에 전원 전압이 흔들립니다
   3. 이 변동이 PSRR을 통해 입력으로 되돌아옵니다
   4. 위상(phase)이 맞으면 양귀환 → 발진

   확인:

   • 양 레일(V+, V−)에 디커플링이 있는가? (한쪽만 있는 경우 흔함)
   • IC 핀에서 2 mm 이내인가?
   • 접지 비아가 짧은가?

   대책:

   1. 양 레일에 100 nF을 핀 바로 옆에
   2. 1~10 µF 벌크 추가
   3. 아날로그면 직렬 저항(10 Ω) + 10 µF
   4. 전원 배선을 짧고 넓게

   "OP앰프가 발진하면 디커플링부터 확인" 이 첫 번째 수칙입니다.

5. 그라운드 플레인과 리턴 패스커넥터의 비아열이 플레인을 가로질러 슬롯을 만들었습니다. 어떻게 해결합니까?
   풀이

   해결 방법 (우선순위):

   1. 비아 사이로 플레인이 지나가게 — 비아 피치를 조정하거나 안티패드를 줄여 플레인이 연결되게
   2. 신호를 다른 층으로 — 슬롯을 건너지 않는 경로로 배선
   3. 커넥터를 보드 가장자리로 — 슬롯이 신호 영역을 가로지르지 않게
   4. 다층 사용 — 다른 층의 플레인이 리턴을 담당
   5. 신호가 반드시 건너야 하면 그 지점에 플레인 연결부 확보

   확인: 레이아웃 툴에서 플레인 층만 표시하고 육안으로 연속성을 확인하세요.

6. 그라운드 플레인과 리턴 패스4층 보드의 층 구성(stackup)을 어떻게 정하겠습니까? (아날로그 측정 보드)
   풀이

   권장: Sig - GND - PWR - Sig

   층	용도	이유
   1 (Top)	부품, 주요 신호	부품 배치
   2	GND 플레인 (연속)	Top 신호의 리턴, 비아가 짧음
   3	PWR 플레인 (영역별 분할 가능)	GND와 인접해 플레인 커패시턴스
   4 (Bottom)	신호, 부품

   핵심 이유:

   • 층 1-2 간격을 얇게(0.1~0.2 mm) → 루프 면적 최소, 플레인 커패시턴스↑
   • Top의 디커플링 비아가 매우 짧음
   • GND가 연속이라 리턴 경로 보장

   대안: Sig - GND - GND - Sig

   • 전원을 배선으로 처리
   • 아날로그 보드에 더 적합 — GND가 두 층이라 차폐와 리턴이 더 좋음
   • 전원 전류가 작으면(수백 mA) 배선으로 충분

   💡 측정 보드에서는 전원보다 접지가 중요합니다. GND를 두 층에 두는 구성을 고려하세요.

7. 층 구성 (stackup)저잡음 AFE 보드(소비 200 mA)에 4층을 씁니다. 어떤 구성이 좋습니까?
   풀이

   S-G-G-S (신호-GND-GND-신호)를 권장합니다.

   이유:

   • 200 mA는 넓은 배선(폴리곤)으로 충분히 공급 가능
   • 양면 신호가 모두 GND를 기준으로 하므로 리턴 경로가 완벽
   • GND 층이 둘이라 차폐 효과가 큼 (Top과 Bottom 신호가 서로 격리)
   • 전원 노이즈가 플레인 전체로 퍼지지 않음

   층 간격:
   측정 회로용 구성 — 전원층을 포기하고 접지를 두 층 씁니다.

   층	용도
   1	신호 + 부품
   2	GND
   3	GND (또 하나)
   4	신호 + 부품

   전원은 굵은 배선으로 층 1·4에 깝니다. 접지가 두 층이면 양쪽 신호층이 모두 바로 아래 리턴 플레인을 갖고, 두 플레인 사이 차폐 효과까지 생겨 아날로그 프론트엔드에 유리합니다.

   전원 처리: Top이나 Bottom에 폭 1~2 mm 폴리곤으로 배선. 필요하면 내층 GND 사이에 짧은 구간만 전원 폴리곤을 넣을 수도 있습니다.

8. 층 구성 (stackup)100 mm 배선의 신호 상승시간이 1 ns입니다. 임피던스 제어가 필요합니까?
   풀이

   전파 지연:

   $$t_{pd} = \frac{100\ \text{mm}}{150\ \text{mm/ns}} = 0.67\ \text{ns}$$

   판정 기준: $t_r < 2t_{pd}$이면 전송선으로 취급

   $$2t_{pd} = 1.33\ \text{ns} > t_r = 1\ \text{ns}$$

   필요합니다. 상승시간이 왕복 지연보다 짧으므로 반사가 발생합니다.

   대책:

   • 임피던스 제어 (50 Ω)
   • 직렬 종단 (소스에 $R = Z_0 - R_{driver}$) ← 간단하고 효과적
   • 또는 배선을 짧게 (30 mm 이하면 $2t_{pd}$ = 0.4 ns < 1 ns → 불필요)
   • 또는 슬루레이트를 늦춤 (9-01)

   💡 측정 시스템에서는 "슬루레이트(slew rate)를 늦추는 것"이 EMI 관점에서도 유리합니다. 속도가 필요 없다면 일부러 느리게 하세요.

9. 트레이스 폭과 전류1.5 A를 흘리는 배선의 최소 폭은? (1 oz, 외층, ΔT=10 °C)
   풀이

   표에서 1.0 mm가 1.7 A이므로 1.0 mm면 충분합니다.

   여유를 두어 1.2~1.5 mm를 권장합니다.

   전압 강하도 확인: 길이 50 mm면

   $$R = \frac{0.5}{1.2}\times50 = 21\ \text{m}\Omega, \quad V = 31\ \text{mV}$$

10. 트레이스 폭과 전류고임피던스(10 MΩ) 신호 배선의 폭을 어떻게 정합니까?
    풀이

    최소 폭(제조 한계)으로, 최대한 짧게.

    이유: 전류가 거의 흐르지 않으므로 저항은 무관하고, 기생 용량이 유일한 관심사입니다.

    $$C \propto W \times L$$

    폭과 길이 모두 최소화합니다.

    추가 조치:

    1. 아래층 플레인(plane) 제거 — 대지 용량 크게 감소
    2. 가드링(guard ring) — 누설 차단 + 부트스트랩 (06)
    3. 최단 경로 — 즉시 버퍼로
    4. 세척·코팅 — 표면 누설 방지

    예: 폭 0.15 mm, 길이 5 mm, 플레인 제거 시

    $$C \approx 0.3\ \text{pF} \Rightarrow f_c = \frac{1}{2\pi\times10^7\times3\times10^{-13}} \approx 53\ \text{kHz}$$

    플레인이 있고 길이가 30 mm면 $C \approx 6$ pF → 2.7 kHz로 20배 나빠집니다.

11. 아날로그 프론트엔드 레이아웃10 MΩ 노드의 배선이 20 mm이고 아래에 그라운드 플레인이 있습니다. 대역폭은? 플레인을 제거하면?
    풀이

    플레인 있음: 약 2 pF/cm × 2 cm = 4 pF

    $$f_c = \frac{1}{2\pi\times10^7\times4\times10^{-12}} \approx 3.98\ \text{kHz}$$

    플레인 제거: 약 0.5 pF

    $$f_c = \frac{1}{2\pi\times10^7\times5\times10^{-13}} \approx 31.8\ \text{kHz}$$

    8배 개선.

    추가로 배선을 5 mm로 줄이면 0.13 pF → 122 kHz (30배 개선)

    가드링까지 적용하면 실효 용량이 거의 0이 되어 OP앰프 입력 용량(3 pF)이 한계가 됩니다.

12. 아날로그 프론트엔드 레이아웃계측 증폭기(instrumentation amplifier)의 입력 배선을 한쪽은 10 mm, 다른 쪽은 30 mm로 배선했습니다. 문제는?
    풀이

    세 가지 문제:

    1) 임피던스 불균형 → CMRR 저하

    기생 용량 차이: 약 2 pF/cm × 2 cm = 4 pF

    10 kHz에서 임피던스 차이:

    $$\Delta Z = \frac{1}{2\pi\times10^4\times4\times10^{-12}} \approx 4\ \text{M}\Omega$$

    소스 저항 100 kΩ 기준:

    $$\text{CMRR} \approx 20\log_{10}\frac{4\times10^6}{10^5} = 32\ \text{dB}$$

    32 dB — 매우 나쁩니다 (12-07).

    2) 루프 면적

    두 배선이 다른 경로를 지나면 사이에 큰 루프가 생겨 자기 유도를 받습니다. 이것은 차동 모드로 들어와 CMRR로 제거되지 않습니다 (12-05).

    3) 픽업 불균형

    긴 쪽이 더 많은 간섭을 주워 차동 신호(differential signaling)로 변환됩니다.

    해결:

    • 두 배선을 나란히, 동일 길이로 배선
    • 밀착시켜 루프 면적 최소화
    • 같은 층, 같은 환경
    • 필요하면 짧은 쪽에 미앤더(사행)로 길이 맞춤

    차동 배선의 3원칙: 나란히, 같은 길이, 같은 환경.

13. 열 설계1.5 W 손실, $R_{\theta JA}$ = 50 °C/W, $T_A$ = 50 °C. 접합 온도는?
    풀이

    $$T_J = 50 + 1.5\times50 = 125\ \text{°C}$$

    정격 150 °C 기준으로 여유 25 °C — 아슬아슬합니다.

    개선: 구리 면적 확대, 써멀 비아, 또는 손실 감소

14. 열 설계기준전압 IC 옆에 3 W 손실 LDO가 있습니다. 문제는?
    풀이

    온도 상승이 기준전압을 드리프트시킵니다.

    LDO 근처의 보드 온도가 30 °C 상승한다고 가정하면:

    기준전압 IC	드리프트	2.5 V 기준 오차
    25 ppm/°C	750 ppm	1.9 mV
    10 ppm/°C	300 ppm	0.75 mV
    3 ppm/°C	90 ppm	0.23 mV

    16비트 ADC의 LSB가 38 µV이므로, 1.9 mV는 50 LSB의 오차입니다.

    게다가 온도가 시간에 따라 변하면 (부하 변동, 환경) 오차도 변해 교정(calibration)으로 잡을 수 없습니다.

    해결:

    1. 기준전압 IC를 LDO에서 멀리 (20 mm 이상)
    2. 사이에 슬롯이나 열 차단 (구리를 끊어 열 전도 차단(cutoff))
    3. 저드리프트 기준전압 (3 ppm/°C급)
    4. LDO 손실 자체를 줄임 (벅 + LDO)
    5. 온도 센서로 소프트웨어 보정
15. DFM과 발주4층 보드에서 최소 트레이스 폭을 3 mil로 설계했습니다. 문제는?
    풀이

    비용이 크게 증가합니다. 저가 서비스의 표준은 5 mil(0.127 mm)이고, 3 mil은 고급 공정이라 2~5배 비쌉니다.

    확인:

    • 정말 3 mil이 필요한가? (BGA 팬아웃 등)
    • 대부분의 영역은 5 mil 이상으로 하고, 꼭 필요한 곳만 좁게 할 수 있는가?
    • 층을 늘려 배선(trace) 밀도를 낮출 수 있는가?

    권장: 설계 규칙을 5 mil로 설정하고 시작해, 정말 안 되는 곳만 예외 처리하세요.

16. DFM과 발주첫 시제품 보드를 만듭니다. 무엇을 추가로 넣겠습니까?
    풀이

    디버깅과 수정을 위한 요소들:

    항목	목적
    각 단 출력에 테스트 포인트	이분 탐색 디버깅 (14-07)
    테스트 포인트 옆에 접지 패드	스프링 접지
    전원 레일마다 테스트 포인트	빠른 확인
    0Ω 저항 / 점퍼	블록 분리, 옵션 회로
    여유 패드 (미실장)	부품 추가 (필터, 스너버(snubber) 등)
    교정(calibration) 신호 주입 경로	시스템 검증 (14-05)
    넓은 실크 표기	부품 값, 극성, 리비전
    여유 GPIO/커넥터	추가 기능
    패턴 커팅 가능한 배선	수정 여지

    특히 중요:

    • 미실장 부품 자리(DNP) 를 미리 넣어두면, 문제 발생 시 부품만 추가해 대응할 수 있습니다
    • 예: OP앰프 출력에 직렬 저항 자리, 피드백에 커패시터(capacitor) 자리 → 발진 시 즉시 대응

    첫 판은 실험 장비입니다. 완벽한 제품이 아니라 배우기 위한 도구로 설계하세요.