디커플링을 어디에 두는가

한 줄 요약 — 값보다 배치입니다. 총 루프 인덕턴스(inductance)가 성능을 결정합니다.

왜 배치가 중요한가

디커플링의 유효성은 총 루프 인덕턴스로 결정됩니다 (8-04).

L_{total} = L_{ESL} + L_{trace} + L_{via}

기호

ESL등가 직렬 인덕턴스equivalent series inductanceH

L_ 인덕턴스 ()inductance ()H

L_total전체 인덕턴스total inductanceH

L_trace배선 인덕턴스trace inductanceH

L_via인덕턴스 (via)inductance (via)H

요소	인덕턴스
0402 커패시터(capacitor) ESL	0.4 nH
0805 커패시터 ESL	1.0 nH
배선(trace) 1 mm	1 nH
비아(via) 1개	0.5~1.2 nH

커패시터 자체보다 배선·비아 인덕턴스가 훨씬 큽니다.

배치별 비교

배치	총 $L$	100 MHz 임피던스(impedance)임피던스 impedance교류에서의 저항으로, 크기뿐 아니라 전압과 전류의 시간 차이(위상)까지 담은 복소수입니다. $Z_C = \frac{1}{j\omega C},\quad Z_L = j\omega L$ 자세히 보기 →
via-in-pad, IC 핀 옆	~1.5 nH	0.94 Ω
패드(pad) 옆 비아, 1 mm	~2.5 nH	1.57 Ω
3 mm 떨어짐	~5 nH	3.14 Ω
10 mm 떨어짐	~12 nH	7.54 Ω
반대면, 긴 배선	~30 nH	18.8 Ω

10 mm 떨어뜨리면 8배 나빠집니다.

★ 배치 규칙

올바른 배치: IC 의 VDD 핀 → 커패시터 → GND 비아 순으로, 루프를 최대한 작게 만듭니다.

요소	규칙	이유
IC 핀 ↔ 커패시터	2 mm 이내	배선 1 mm 마다 인덕턴스 약 1 nH 가 붙는다
커패시터 ↔ 접지 비아	패드 바로 옆 (또는 패드 안)	비아 하나가 0.5~1 nH
전체 루프	면적 최소	인덕턴스는 루프 면적에 비례한다

규칙	이유
IC 전원핀에서 2 mm 이내	배선 인덕턴스
비아를 패드 바로 옆 (또는 via-in-pad)	비아 인덕턴스
전원핀 → C → 접지 비아 루프 최소	루프 인덕턴스
전원핀마다 하나씩	각 핀의 순간 전류
작은 값을 더 가까이	고주파일수록 인덕턴스 민감
큰 값(벌크)은 조금 멀어도 됨	저주파 담당

잘못된 배치 예

❌ 나쁜 예 1 — 커패시터가 멀리

❌ 나쁜 배치. 커패시터 값을 10배로 키워도 이 배선 인덕턴스는 그대로입니다. → 10 nH 추가. 커패시터가 무의미해집니다.

❌ 나쁜 예 2 — 비아가 멀리

❌ 나쁜 배치. 커패시터는 IC 옆에 잘 붙였는데, 접지로 돌아가는 길이 5 mm 나 됩니다. 루프는 가는 길과 오는 길을 둘 다 포함하므로, 돌아오는 길이 길면 소용이 없습니다. → 접지 리턴 경로가 길어 루프가 큽니다.

❌ 나쁜 예 3 — 전원 배선을 커패시터가 아니라 IC로 먼저

❌ 나쁜 배치 (T 분기). 커패시터가 전원 배선에서 옆으로 갈라져 나와 있습니다. IC 가 순간 전류를 요구할 때 전류는 주 배선을 따라 흐르므로, 옆에 매달린 커패시터를 거치지 않습니다. → 커패시터가 “곁가지”가 되어 순간 전류 공급 경로가 나쁩니다.

✅ 올바른 배치

✅ 올바른 배치. 전원이 커패시터를 거쳐서 IC 로 갑니다. 전류가 반드시 커패시터를 지나므로, 순간 전류를 커패시터가 바로 대줍니다.

위 네 가지의 차이는 커패시터 값이 아니라 배선 순서입니다. 같은 100 nF 라도 어떻게 놓느냐로 효과가 몇 배 달라집니다.

전류가 커패시터를 통과하도록 배치합니다.

여러 개를 쓸 때

현대적 권장: 같은 값 여러 개

L_{eff} = \frac{L_{single}}{N}

기호

L_eff유효 인덕턴스effective inductanceH

L_single인덕턴스 (single)inductance (single)H

N개수count

개수	총 인덕턴스	100 MHz 임피던스
1개 (100 nF)	2.5 nH	1.57 Ω
2개	1.25 nH	0.79 Ω
4개	0.63 nH	0.39 Ω

반공진(anti-resonance)자기공진 self-resonance커패시터의 용량과 ESL 이 공진하는 주파수로, 이 위에서는 디커플링이 듣지 않습니다. $f_{SRF} = \frac{1}{2\pi\sqrt{L_{ESL}C}}$ 자세히 보기 → 없이 임피던스만 낮아집니다 (11-02).

값이 다른 것을 쓸 때

값 차이를 10배 이내로 (100 nF + 10 nF)
또는 ESR이 있는 것을 섞어 반공진 댐핑
작은 값을 IC에 더 가까이

층 구성과 디커플링

구성	비아 길이	평가
2층 (Top 신호, Bottom GND)	1.6 mm	비아 인덕턴스 큼
4층 (Sig-GND-PWR-Sig)	0.2 mm (GND가 층 2)	✅ 훨씬 유리
6층 이상	더 짧게	최선

💡 4층 이상에서 GND 플레인(plane)을 층 2에 두면, Top의 부품에서 접지까지 비아가 매우 짧아져 인덕턴스가 크게 줄어듭니다.

추가 효과: 플레인 커패시턴스

전원 플레인과 접지 플레인이 인접하면 그 자체가 커패시터입니다.

C = \varepsilon_0\varepsilon_r\frac{A}{d}

기호

A이득gain

C정전용량capacitanceF

d거리 또는 두께distance or thicknessm

r저항 (소신호)small-signal resistanceΩ

100 mm × 100 mm, 0.1 mm 간격, FR4:

C \approx 8.85\times10^{-12}\times4.4\times\frac{0.01}{10^{-4}} \approx 3.9\ \text{nF}

기호

C정전용량capacitanceF

ESL이 극히 낮아 GHz까지 유효합니다. 고속 설계에서 매우 유용합니다.

★ 아날로그 IC의 디커플링

디지털과 요구가 다릅니다 (8-04).

	디지털	아날로그
목적	순간 전류 공급	노이즈 필터링
값	100 nF × N	100 nF + 1~10 µF
추가	—	직렬 저항(1~10 Ω) 또는 페라이트

각 커패시터의 접지는 자기 자리에서 바로 플레인으로 내립니다. 두 커패시터의 접지를 한 비아로 모으면 그 비아가 공통 임피던스가 되어 서로를 오염시킵니다.

RC 저역통과가 노이즈를 크게 줄입니다. 소비 전류가 작으면(mA급) 전압 강하도 작습니다.

⚠️ OP앰프의 양 전원(V+, V−) 모두에 디커플링이 필요합니다. 빠뜨리면 발진하거나 왜곡이 생깁니다.

⚖️ 트레이드오프

선택	✅	⚠️
via-in-pad	인덕턴스 최소	제조 비용↑ (충전·도금 필요)
패드 옆 비아	저렴	약간의 인덕턴스
같은 값 여러 개	반공진 없음, ESL↓	면적, 부품 수
값이 다른 여러 개	넓은 대역	반공진
4층 이상	비아 짧음, 플레인 커패시턴스	비용
2층	저렴	비아 길고 리턴 경로 나쁨
직렬 저항 (아날로그)	노이즈 격리 우수	전압 강하

🔌 자리별 권장

IC	디커플링
MCU (전원핀 여러 개)	핀마다 100 nF + 보드에 10 µF
고속 로직/FPGA	100 nF × N (0402, 최근접) + 벌크
OP앰프 (양전원)	양 레일 각각 100 nF + 1 µF
ADC	AVDD: 페라이트 격리 + 10 µF + 100 nF, DVDD: 100 nF
기준전압(voltage reference) IC	데이터시트 권장 (보통 출력 10 µF + 100 nF)
스위칭 레귤레이터(regulator)스위칭 레귤레이터 switching regulator전압을 열로 버리는 대신 빠르게 껐다 켜서 바꾸는 방식으로, 효율은 높지만 잡음을 만듭니다.자세히 보기 →	입력 커패시터를 핫 루프(hot loop) 최소로

⚠️ 이상과 실제의 차이

이상	실제
100 nF은 어디 두든 같음	배치가 유효성을 좌우
커패시터 ESL이 지배	배선·비아 인덕턴스가 더 큼
많을수록 좋다	반공진, 돌입 전류(inrush current)돌입 전류 inrush current전원을 켜는 순간 빈 커패시터로 쏟아져 들어가는 큰 전류로, 수십 A 에 이르기도 합니다.자세히 보기 →
표기 용량 = 실제	DC 바이어스로 절반 이하

연습문제

문제 1. 100 nF(ESL 0.4 nH)을 IC에서 6 mm 떨어뜨리고 비아 2개로 연결했습니다. 50 MHz 임피던스는? 1 mm로 줄이면?

연습 15-02-1 — 디커플링을 6 mm 떨어뜨리면 생기는 일워크벤치에서 열기 →

풀이

6 mm: $L = 0.4 + 6 + 2\times0.8 = 8\ \text{nH}$

|Z| = 2\pi\times5\times10^7\times8\times10^{-9} \approx 2.51\ \Omega

기호

Z임피던스impedanceΩ

1 mm: $L = 0.4 + 1 + 1.6 = 3\ \text{nH}$

|Z| = 2\pi\times5\times10^7\times3\times10^{-9} \approx 0.94\ \Omega

기호

Z임피던스impedanceΩ

2.7배 개선. 부품을 바꾸지 않고 배치만으로 얻었습니다.

문제 2. OP앰프 회로가 발진합니다. 디커플링이 원인일 수 있습니까?

exercises/15-02-decoupling-oscillation.yaml

풀이

네, 매우 흔한 원인입니다.

메커니즘:

OP앰프의 출력 전류가 변하면 전원에서 전류를 끌어옵니다
전원 배선의 인덕턴스 때문에 전원 전압이 흔들립니다
이 변동이 PSRR을 통해 입력으로 되돌아옵니다
위상(phase)이 맞으면 양귀환 → 발진

확인:

양 레일(V+, V−)에 디커플링이 있는가? (한쪽만 있는 경우 흔함)
IC 핀에서 2 mm 이내인가?
접지 비아가 짧은가?

대책:

양 레일에 100 nF을 핀 바로 옆에
1~10 µF 벌크 추가
아날로그면 직렬 저항(10 Ω) + 10 µF
전원 배선을 짧고 넓게

“OP앰프가 발진하면 디커플링부터 확인” 이 첫 번째 수칙입니다.

이전 ← 01 배치 원칙 | 다음 → 03 그라운드 플레인과 리턴 패스