저잡음 전원과 PSRR

한 줄 요약 — 측정 시스템의 잡음 바닥은 전원이 정합니다. 증폭기를 아무리 좋은 것으로 바꿔도 전원이 시끄러우면 소용없습니다.

전원 잡음이 신호로 들어오는 세 경로

PSRR 다시 보기

PSRR은 주파수에 따라 급격히 나빠집니다.

⚠️ 50 µV 신호를 다루는데 100 kHz에서 178 µV의 전원 잡음이 들어옵니다. 스위칭 레귤레이터의 리플(ripple)리플(ripple)리플 ripple직류가 되다 만 나머지 교류분으로, 평활 커패시터가 얼마나 큰지로 정해집니다.$$V_r = \frac{I}{f\,C}$$자세히 보기 →이 정확히 이 대역입니다.

전원 잡음 예산 세우기

역산 절차

1. 목표 입력 환산 잡음(input-referred noise)입력 환산 잡음(input-referred noise)입력환산잡음 input-referred noise회로 곳곳의 잡음을 입력단 하나로 몰아 표현한 값으로, 신호와 직접 견줄 수 있어 판정에 씁니다.자세히 보기 →을 정한다 (예: 1 µV rms)
2. 그중 전원 기여분 할당 (예: 전체의 1/3 = 0.33 µV)
3. 관심 주파수에서의 PSRR 확인
4. 허용 전원 잡음 = 할당 × $10^{\text{PSRR}/20}$

예: 목표 0.33 µV, PSRR 60 dB @ 10 kHz

330 µVrms 이하의 전원이 필요합니다. 일반 LDO(50~200 µVrms)면 아슬아슬하고, 스위칭 리플이 남아 있으면 불가능합니다.

★ 저잡음 전원 설계 — 계층적 접근

단계마다 담당 주파수가 다릅니다. 필터는 고주파, LDO는 저주파~중주파, 디커플링은 초고주파. 하나로 다 못 하기 때문에 겹쳐 쌓습니다.

각 단계의 역할

각 단계가 다른 주파수 대역을 담당합니다. 한 가지 방법으로 전 대역을 커버할 수 없습니다.

LC 필터 설계와 댐핑

$f_0$를 스위칭 주파수의 1/10 이하로 잡습니다.

예: $f_{sw}$ = 500 kHz → $f_0$ ≈ 50 kHz $L = 1\ \mu$H, $C = 10\ \mu$F → $f_0 = 50.3$ kHz ✅

⚠️ Q가 높으면 $f_0$에서 노이즈가 증폭됩니다 (4-05).

댐핑 필요. 두 가지 방법:

RC 댐핑 설계: $C_d \approx 4C$, $R_d \approx \sqrt{L/C}$

$L=1\ \mu$H, $C=10\ \mu$F → $C_d = 47\ \mu$F, $R_d = 0.32\ \Omega$ → 실용적으로 1 Ω

초저잡음 LDO

💡 NR/BYP 핀 커패시터를 반드시 다세요. 없으면 잡음이 10배 이상 나빠집니다. 대신 기동 시간이 수 ms~수십 ms로 길어집니다.

기준전압은 따로

ADC 기준전압은 시스템 정확도의 상한을 정합니다.

예: 16비트 ADC, 기준 2.5 V → LSB = 38 µV. 기준전압 잡음이 10 µVrms면 피크 30 µV로 LSB에 육박 → 실효 분해능 저하

권장: 전용 레퍼런스 IC(REF5025, ADR4525 등) + 출력 필터(10 Ω + 10 µF) + 버퍼

시뮬레이션으로 확인

# examples/08-power/lc-filter-damped.yaml
meta:
  name: 댐핑된 LC 전원 필터
  lesson: docs/08-power/06-low-noise-supply.md
  note: |
    RD/CD 를 제거하면 50 kHz 부근에서 노이즈가 증폭되는 것을 볼 수 있다.

    댐핑 저항은 **특성 임피던스에 맞춥니다.**
      Zo = √(L/C) = √(1µ/10µ) = 0.316 Ω,  f0 = 1/2π√(LC) = 50.3 kHz
    RD 가 Zo 보다 크면 댐핑이 안 되고 Q ≈ RD/Zo 로 봉우리가 남습니다 —
    RD = 1 Ω 이면 Q = 3.2 로 약 10 dB 가 솟습니다.
components:
  - {ref: VN,  type: vac, value: 1, label: 전원 잡음원}
  - {ref: L1,  type: l, value: 1u}
  - {ref: C1,  type: c, value: 10u, params: {esr: 0.005}}
  - {ref: RD,  type: r, value: 0.33, label: 댐핑 저항 (≈ Zo), sweep: {min: 10m, max: 10}}
  - {ref: CD,  type: c, value: 47u}
  - {ref: RL,  type: r, value: 33}
nets:
  IN:   [VN.p, L1.1]
  OUT:  [L1.2, C1.1, RD.1, RL.1]
  DAMP: [RD.2, CD.1]
  GND:  [VN.n, C1.2, CD.2, RL.2]
analyses:
  - {type: ac, sweep: dec, points: 100, fstart: 1k, fstop: 10MEG}
expect:
  - {measure: gain_db, node: OUT, at: 500k, analysis: ac, max: -30}
  - {measure: gain_db, node: OUT, at: 50k,  analysis: ac, max: 3}

RD/CD가 없으면 50 kHz에서 +30 dB가 나옵니다 — 필터가 노이즈를 30배 키웁니다.

⚖️ 부품 트레이드오프 — 종합

🔌 실제 쓰임새 — 권장 구성

일반 측정 시스템

공통 구간

5 V에서 두 갈래로 갈라집니다.

💡 갈라지는 지점이 5 V (벅 출력) 라는 데 주목하세요. 디지털이 순간적으로 큰 전류를 당겨도 그 영향은 5 V 레일까지만 오고, 아날로그 쪽 LDO의 PSRR이 나머지를 눌러 줍니다.

최고 정밀 (연구용)

데이터는 광절연 또는 무선으로 내보내 접지 루프를 아예 만들지 않습니다 (12-03).

⚠️ 이상과 실제의 차이

연습문제

문제 1. 목표 입력 환산 잡음 0.5 µVrms, PSRR 65 dB @ 10 kHz. 허용 전원 잡음은?

exercises/08-06-allowed-supply-noise.yaml

문제 2. $L = 2.2\ \mu$H, $C = 22\ \mu$F 필터의 공진(resonance)공진(resonance)공진 resonance인덕터와 커패시터의 임피던스가 서로 상쇄되는 주파수로, 그 자리에서 전압이나 전류가 크게 솟습니다.$$f_0 = \frac{1}{2\pi\sqrt{LC}}$$자세히 보기 → 주파수와 Q(ESR 5 mΩ)는? 댐핑 설계는?

문제 3. 16비트 ADC(기준 2.5 V, 입력 ±2.5 V)로 측정합니다. 기준전압 잡음이 얼마 이하여야 ADC 분해능(resolution)분해능(resolution)분해능 resolutionADC 가 구분할 수 있는 가장 작은 전압 차이로, 비트 수와 기준전압으로 정해집니다.$$1\,\mathrm{LSB} = V_{ref}/2^n$$자세히 보기 →이 의미가 있습니까?

exercises/08-06-ref-noise-16bit.yaml

이전 ← 05 전원 보호 | 다음 → 07 삼상과 역률