EasyEDA로 그리기 — 실제 순서

한 줄 요약 — 회로도를 그리는 일의 절반은 나중에 자기가 다시 읽을 수 있게 만드는 것입니다. ERC 가 잡아 주는 것은 생각보다 적습니다.

그리기 전에 정해 둘 것

빈 시트를 열기 전에 종이에 적어 둘 것이 셋입니다. 00 빈 화면에서 시작하는 법에서 만든 것들입니다.

블록 다섯 개와 경계의 세 숫자 (임피던스·레벨·대역)
각 블록의 값 (01 값을 정하는 순서)
넷 이름 목록 — IN, BUF, AMP, OUT 처럼 신호 순서대로

셋이 없으면 그리면서 정하게 되고, 그러면 먼저 놓은 부품을 중심으로 회로가 자랍니다.

그리는 순서

1) 전원부터 놓는 이유

나중에 놓으면 디커플링디커플링 decoupling소자 바로 옆에 둔 커패시터가 순간 전류를 대신 대 주어 전원이 출렁이지 않게 합니다.자세히 보기 →을 어디에 둘지 정하지 않은 채로 회로가 다 그려집니다. 그러면 배치 단계에서 커패시터가 IC 에서 멀어지고, 15-02가 말하는 문제가 그대로 생깁니다.

4) 넷 라벨로 잇는다

이 저장소의 17-04 EasyEDA로 내보내기가 같은 것을 말합니다 — 부품 핀에서 짧은 와이어를 하나씩만 뽑고 끝에 넷 라벨을 붙입니다. 부품끼리 직접 선을 그으면

선이 길어져 시트가 지저분해지고
어디가 어디에 붙었는지 눈으로 좇아야 하고
부품을 옮기면 선이 따라와 엉킵니다

좋은 넷 이름	나쁜 넷 이름
`IN`, `BUF`, `AMP`, `OUT`	`NET_0042`
`VCC_3V3`, `VDD_A`	`VCC1`, `VCC2`
`CH0_IN`, `CH1_IN`	`SIG`, `SIG_`
`MUX_SEL0`	`A0`

규칙 하나: 넷 이름만 보고 신호가 어디쯤인지 알 수 있어야 합니다.

★ 회로도에 같이 적어 두는 것

회로도는 나중에 자기가 다시 읽을 문서입니다. 그리는 동안에만 알고 있는 것을 시트에 남깁니다.

적을 것	예
경계의 세 숫자	`전극 1MΩ / 50µVrms / 0.5~1kHz`
왜 이 값인지	`R2=5.76k: 잡음 예산 93nV/√Hz 에서`
왜 이 소자인지	`INA333: FET입력 필요 (Ib×1MΩ)`
계산 근거 링크	`노이즈 예산 → docs/18-design/02`
바꾸면 안 되는 곳	`R3,R4 비 0.1% — CMRR 직결`
DNP (안 붙임)	`R9 DNP — 종단 필요하면 27Ω`

💡 DNP 자리를 미리 만들어 둡니다. 11-08 전송선 에서 봤듯이 종단이 필요할지 애매할 때가 있습니다. 0 Ω 을 꽂아 두고 자리만 남기면 보드가 온 뒤에 바꿀 수 있습니다. 패턴을 새로 뜨는 것보다 훨씬 쌉니다.

심볼과 풋프린트

심볼은 회로도, 풋프린트는 기판입니다. EasyEDA 는 라이브러리에서 둘을 같이 주지만, 확인해야 할 것이 있습니다.

확인	왜
핀 번호가 데이터시트와 같은가	라이브러리 오류가 실제로 있습니다
1번 핀 표시가 있는가	없으면 조립할 때 뒤집힙니다
패드 크기가 공정에 맞는가	JLCPCB 기본과 다르면 납땜 불량
높이(3D)가 케이스에 들어가는가	나중에 알면 늦습니다

⚠️ 커뮤니티 라이브러리는 검증 없이 올라갑니다. 중요한 소자는 데이터시트의 추천 랜드 패턴과 직접 대조하세요. 특히 QFN·DFN 의 열패드와 커넥터의 극성이 자주 틀립니다.

★ ERC 가 잡는 것과 못 잡는 것

이 저장소의 17-02 검증이 하는 것과 같은 성격입니다.

ERC 가 잡는다	ERC 가 절대 못 잡는다
연결 안 된 핀	값이 틀린 것 (10 k 를 100 k 로)
출력끼리 단락	극성이 뒤집힌 것 (전해·다이오드)
전원 핀에 전원이 안 옴	정격 초과 (전압·전류·전력)
넷 이름 중복	디커플링이 없거나 먼 것
심볼 없는 부품	잡음·대역이 사양을 못 맞추는 것
	접지가 갈라져 있는 것

핵심: ERC 는 “연결”만 봅니다. 회로가 동작하는지는 안 봅니다. 그래서 ERC 통과 뒤에 손으로 보는 목록이 따로 필요합니다.

발주 전 체크리스트

인쇄해서 하나씩 지웁니다.

전기

모든 전원 핀에 디커플링이 있는가 (100 nF, IC 옆)
벌크 커패시터가 보드 입구에 있는가
모든 OP앰프의 미사용 채널이 처리됐는가 (버퍼로 묶기)
모든 미사용 입력 핀이 풀업/풀다운 됐는가
전해·탄탈의 극성을 다시 봤는가
각 저항의 전력이 정격의 절반 이하인가
각 커패시터의 전압이 정격의 절반 이하인가 (세라믹은 DC 바이어스DC 바이어스 특성 DC bias derating세라믹 커패시터는 전압을 걸면 용량이 줄어들어, 표기값의 절반도 안 남는 일이 흔합니다.자세히 보기 → 도 고려)
레귤레이터의 드롭아웃드롭아웃 전압 dropout voltage리니어 레귤레이터가 정상 동작하려면 입출력 사이에 최소한 있어야 하는 전압 차입니다.자세히 보기 →과 발열을 계산했는가

신호

각 단의 헤드룸헤드룸 headroom신호가 포화하기까지 남은 여유로, 이것이 모자라면 큰 입력에서 파형이 잘려 나갑니다.자세히 보기 →을 레벨표로 확인했는가
잡음 예산이 목표 안인가
첫 단이 간섭에 포화하지 않는가
안티에일리어싱 필터에일리어싱 aliasing샘플링 주파수의 절반보다 높은 성분이 낮은 주파수인 척 되접혀 들어오는 현상으로, 한 번 섞이면 되돌릴 수 없습니다.자세히 보기 →가 있는가
긴 디지털 선에 종단(또는 DNP 자리)이 있는가

기구·조립

커넥터 방향과 핀 번호
테스트 포인트가 프로브를 댈 수 있는 자리인가
실크스크린에 부품 번호와 1번 핀 표시
기준점(fiducial) — SMT 조립을 맡긴다면
보드 외곽과 마운팅 홀

파일

거버·드릴·BOM·픽앤플레이스 다 나왔는가
BOM 의 모든 품번이 재고가 있는가
거버를 뷰어로 열어 눈으로 봤는가

⚠️ 마지막 항목이 가장 많이 잡습니다. 거버 뷰어에서 보면 실크가 패드를 덮거나, 솔더마스크가 빠졌거나, 외곽이 안 닫힌 것이 눈에 바로 보입니다.

이 저장소의 도구와 같이 쓰기

circuit.yaml 로 먼저 그리면 EasyEDA 에 옮기기 전에 검증이 됩니다.

텍스트로 먼저 쓰는 이점은 17-01에 적혀 있습니다 — 여기서는 하나만 더합니다: 회로도를 그리기 전에 시뮬로 값을 확정하면, 그리면서 값을 고치는 일이 없습니다.

⚖️ 트레이드오프 — 어디까지 회로도에 담을 것인가

방식	✅	⚠️
한 시트에 다	전체가 한눈에	8채널이면 읽을 수 없음
계층 시트 (블록별)	반복 구조가 깔끔	툴에 익숙해야 함
주석을 많이	6개월 뒤에 읽힘	시트가 빽빽해짐
주석 없이 깔끔하게	보기 좋음	왜 그 값인지 사라짐

주석은 많은 쪽이 낫습니다. 회로도가 예뻐 봐야 아무도 상을 안 줍니다. 6개월 뒤에 자기가 읽을 수 있는지가 유일한 기준입니다.

🔌 실제 쓰임새

리뷰를 받을 때 — 넷 이름과 주석이 없으면 리뷰어가 회로를 역추적하느라 정작 설계를 못 봅니다
조립 불량을 찾을 때 — 테스트 포인트와 실크가 있으면 몇 분, 없으면 몇 시간
다음 리비전 — DNP 자리가 있으면 패턴을 안 뜨고 고칩니다

⚠️ 이상과 실제의 차이

이상	실제
ERC 통과 = 동작	ERC 는 연결만 봅니다
라이브러리 심볼이 맞음	커뮤니티 심볼은 검증 없이 올라갑니다
부품은 다 구할 수 있음	발주 시점 재고가 다릅니다. BOM 에 대체품을 같이
회로도대로 만들어진다	조립 업체가 극성을 뒤집는 일이 있습니다 — 실크로 막습니다
한 번에 된다	리비전 2까지는 각오합니다. 그래서 DNP 자리를 둡니다

연습문제

문제 1. ERC 를 통과했는데 보드가 안 켜집니다. ERC 가 못 잡았을 만한 것 다섯 가지를 드세요.

exercises/18-03-wrong-decade.yaml

풀이

전해 커패시터 극성 반대 — 연결은 맞으니 ERC 는 조용합니다
레귤레이터 입출력 뒤바뀜 — 핀 배치가 다른 패키지를 골랐을 때
저항 값이 자릿수 틀림 — 10 k 자리에 10 Ω
전원 정격 초과 — 5 V 부품에 12 V
접지가 갈라짐 — 아날로그/디지털 접지를 안 이었거나, 한 점 접지가 실제로는 안 이어짐

여섯 번째를 더하면: 부품이 안 붙어 있음(조립 누락). 그래서 테스트 포인트와 육안 검사가 필요합니다 → 04 켜는 순서

문제 2. 8채널 회로도를 어떻게 구성하겠습니까?

exercises/18-03-one-odd-channel.yaml

풀이

계층 시트로 나눕니다.

채널 시트를 하나 그려서 8번 인스턴스화합니다. 값 하나를 고치면 8채널이 같이 바뀌므로 실수가 줄어듭니다.

⚠️ 채널마다 다른 것(예: 채널 0만 교정용 신호 주입)이 있으면 계층 안에서 처리하지 말고 상위 시트에서 처리합니다. 안 그러면 8개 중 하나만 다른 상태가 되어 나중에 못 찾습니다.

문제 3. BOM 을 넘겼더니 조립 업체가 “R7 재고 없음, 대체 가능?” 이라고 물어왔습니다. 어떻게 답합니까?

exercises/18-03-bom-substitute.yaml

풀이

R7 이 어디 쓰이는지에 따라 답이 완전히 다릅니다. 01 값을 정하는 순서의 표를 봅니다.

R7 이	답
이득 저항 (교정으로 흡수)	가까운 값으로 대체 OK, 교정 계수만 바꿉니다
필터 저항	5% 안이면 OK, $f_c$ 를 다시 계산해 확인
차동 증폭기 비	안 됩니다. 짝인 저항도 같이 바꿔야 하고 정밀도가 같아야 합니다
션트	안 됩니다. 전류 측정이 그만큼 틀립니다
풀업	넓은 범위가 다 되므로 OK

애초에 BOM 에 “대체 가능/불가”를 적어 두면 이런 질문이 안 옵니다. 발주 전 체크리스트에 그 항목을 넣는 이유입니다.

이전 ← 02 전극에서 ADC까지 | 다음 → 04 보드를 켜는 순서