circuit

액티브 어레이 리드아웃 — 각 구조가 왜 필요한가

한 줄 요약 — 고임피던스 전극 수천 개에서 µV 신호를 읽어내는 시스템. 이중 트랜지스터(transistor) 멀티플렉스 소스 팔로워 구조의 모든 부품이 왜 거기 있는지를 계산으로 유도합니다.

참고 시스템

Nature Materials 2025, Two-dimensional semiconductor-based active array for high-fidelity spatiotemporal monitoring of neural activities

항목값
소자MoS₂ 3층, 폴리이미드 유연 기판
구조이중 트랜지스터 멀티플렉스 소스 팔로워
어레이50 × 50 (2500 픽셀)
밀도51 pixels/mm²
멀티플렉싱τ ≈ 20 ns
대역폭(bandwidth)MHz급
측정ECoG — 간질파, 청각유발전위, 다중단위활동(MUA)

⚠️ 이 문서의 목적은 논문 그림을 복제하는 것이 아니라, 같은 설계 판단을 스스로 내릴 수 있게 하는 것입니다. 논문에 공개되지 않은 수치(게인, 노이즈 플로어, 소자 파라미터)는 합리적 추정값이며, 그렇게 명시합니다.

전체 구조

신호가 지나는 길

전극 (electrode)MoS₂ 위 금속 패드. 뇌 표면에 닿는 부분M1 — 소스 팔로워 (source follower)픽셀마다 1개. 임피던스만 낮춘다 (이득 ≈ 1)M2 — 행 선택 스위치 (row select)픽셀마다 1개. 내 차례일 때만 열에 연결한 열의 2500개 픽셀이 이 배선 하나를 공유열 배선 (column line) — C_col ≈ 3 pF여기서 세틀링 시간이 정해진다 ← 병목바이어스 전류원 (bias current source)열마다 1개. M1 을 켜 두는 전류열 증폭기 / AFE (analog front-end)게인 100, 대역 제한ADC12비트, 열마다 1개

바깥에서 행 선택 시프트 레지스터 (shift register) 가 1행 → 2행 → … 순서로 한 번에 한 행만 켭니다. 켜진 행의 픽셀 50개가 각자의 열 배선(trace)으로 동시에 신호를 내보냅니다.

각 부품이 어떻게 생겼고 무슨 일을 하는가

부품생긴 모양하는 일없으면
전극지름 수십 µm 금속 원판. 뇌 표면에 닿음신경 세포의 전기 활동을 전압으로 받음—
M1 (소스 팔로워)트랜지스터 1개. 게이트에 전극, 드레인(drain)에 VDD, 소스가 출력전극의 높은 임피던스(160 kΩ~10 MΩ)를 1.4 kΩ 으로 낮춤. 전압은 그대로전극이 배선 용량을 못 밀어서 신호가 8 kHz 에서 반토막
M2 (행 선택)트랜지스터 1개. 게이트가 행 선택선, 소스–드레인이 통로내 행이 켜졌을 때만 M1 의 출력을 열 배선에 연결2500개가 동시에 한 배선에 물려 서로를 망침
열 배선기판 위 긴 금속 선. 기생 용량(parasitic capacitance)기생 용량 parasitic capacitance부품·배선·케이블이 원치 않게 갖는 커패시턴스로, 고임피던스 신호원에서 대역폭을 가장 먼저 잡아먹습니다.자세히 보기 → 3 pF픽셀 → 바깥으로 신호를 나름—
바이어스 전류원열마다 1개, 보통 트랜지스터 1개M1 에 일정한 전류를 흘려 동작점(operating point)동작점 operating point신호가 없을 때 트랜지스터가 앉아 있는 전압·전류 자리로, 여기가 어긋나면 증폭이 잘려 나갑니다.자세히 보기 →을 잡음M1 이 꺼져서 신호가 안 나옴
열 증폭기 (AFE)OP앰프 기반 회로µV 신호를 ADC 가 읽을 수 있는 크기로 100배 증폭ADC 분해능(resolution)분해능 resolutionADC 가 구분할 수 있는 가장 작은 전압 차이로, 비트 수와 기준전압으로 정해집니다.1 LSB=Vref/2n1\,\mathrm{LSB} = V_{ref}/2^n자세히 보기 →에 신호가 묻힘
ADC칩전압을 숫자로—

💡 핵심은 “픽셀 안에 트랜지스터 2개” 입니다. 하나(M1)는 신호를 밀어내는 힘을 키우고, 다른 하나(M2)는 언제 내보낼지 정합니다. 이 둘을 픽셀마다 넣었기 때문에 배선 2500개가 100개로 줄고, 신호도 살아남습니다.

픽셀 하나의 실제 회로

아래가 픽셀 한 개를 회로도로 그린 것입니다. 위 표의 M1·M2 가 실제로 어떻게 연결되는지 보세요.

픽셀 소스 팔로워 (임피던스 변환) 회로도VSIG50µVRS1kΩ전극 RsRCT10MΩ전극 RctCDL1nF전극 CdlVDD3VVB2.5V기준전극 바이어스IB175µA바이어스 전류원 (싱크)CCOL3pF열 배선 용량M1NMOS_TFTBIASSRCEL1GATEVPCOLGND
픽셀 소스 팔로워 (임피던스 변환)워크벤치에서 열기 →

회로도 읽는 법:

  • 왼쪽 VSIG 가 신경 신호, RS·RCT·CDL 이 전극의 등가회로입니다
  • M1 의 게이트(왼쪽 세로선)에 전극이 붙고, 드레인(위)은 전원, 소스(아래)가 출력입니다
  • IB 가 바이어스 전류원, CCOL 이 열 배선의 기생 용량입니다
  • 게이트로는 전류가 흐르지 않으므로 전극은 아무 부담 없이 신호만 전달합니다 — 이것이 소스 팔로워를 쓰는 이유입니다

1단계 — 신호원: 전극 등가회로

Randles 모델 (00 방법론 1단계):

Zelectrode=Rs+(Rct∥1jωCdl)Z_{electrode} = R_s + \left(R_{ct}\parallel\frac{1}{j\omega C_{dl}}\right)
기호
omega각주파수angular frequencyrad/s
C_dl전기 이중층 용량double-layer capacitanceF
j허수 단위imaginary unit
R_ct전하 전달 저항charge transfer resistanceΩ
R_s신호원 저항source resistanceΩ
Z_electrode전극 임피던스electrode impedanceΩ

추정값 (미세 전극, 면적 ~수백 µm²):

파라미터추정값
RsR_s1 kΩ
RctR_{ct}10 MΩ
CdlC_{dl}1 nF

| 주파수 | ∣Z∣|Z| | |---|---| | 1 Hz (LFP) | ~10 MΩ | | 100 Hz | 1.6 MΩ | | 1 kHz (MUA) | 160 kΩ | | 5 kHz | 32 kΩ |

신호:

종류크기대역
LFP (국소장전위(LFP))100 µV ~ 1 mV1~300 Hz
MUA (다중단위활동)20~200 µV300 Hz~5 kHz
간질파100 µV ~ 수 mV1~100 Hz
DC 오프셋 (전극 반전위(half-cell potential))±50~300 mVDC

2단계 — 왜 소스 팔로워가 필요한가

★ 버퍼 없이 신호를 꺼내면

전극(1 kHz에서 160 kΩ, 저주파에서는 MΩ급)을 배선으로 직접 빼면:

배선 기생 용량 추정:

요소값
어레이 내 배선 (수 mm)2~5 pF
커넥터·플렉스 케이블20~50 pF
외부 케이블 (0.5 m)50 pF
합계~100 pF

대역폭:

fc=12π×160×103×100×10−12≈9.9 kHzf_c = \frac{1}{2\pi\times160\times10^3\times100\times10^{-12}} \approx 9.9\ \text{kHz}
기호
f_c차단 주파수cutoff frequencyHz

1 kHz 기준으로는 통과합니다. 하지만 저주파에서는:

100 Hz에서 임피던스(impedance)임피던스 impedance교류에서의 저항으로, 크기뿐 아니라 전압과 전류의 시간 차이(위상)까지 담은 복소수입니다.ZC=1jωC,ZL=jωLZ_C = \frac{1}{j\omega C},\quad Z_L = j\omega L자세히 보기 →가 1.6 MΩ이므로:

fc=12π×1.6×106×100×10−12≈995 Hzf_c = \frac{1}{2\pi\times1.6\times10^6\times100\times10^{-12}} \approx 995\ \text{Hz}
기호
f_c차단 주파수cutoff frequencyHz

⚠️ 모순이 발생합니다. 임피던스가 주파수에 의존하므로 단순 RC로는 설명이 안 되지만, 결론은 명확합니다:

저주파·고임피던스 성분이 배선 용량에 의해 심하게 감쇠하고, 주파수마다 다르게 감쇠하므로 파형이 왜곡됩니다.

★ 그리고 더 심각한 문제 — 채널 수

2500채널을 개별 배선으로 빼려면 2500개의 배선과 패드(pad)가 필요합니다.

항목값
패드 피치 (플렉스 케이블)100 µm
2500 패드에 필요한 폭250 mm

물리적으로 불가능합니다.

결론 1: 픽셀 안에서 임피던스를 낮춰야 한다

소스 팔로워를 픽셀에 두면:

Zout=1gmZ_{out} = \frac{1}{g_m}
기호
g_m전달 컨덕턴스transconductanceS
Z_out출력 임피던스output impedanceΩ

gmg_m = 0.7 mS라면 ZoutZ_{out} ≈ 1.4 kΩ.

같은 100 pF에서:

fc=12π×1400×100×10−12≈1.14 MHzf_c = \frac{1}{2\pi\times1400\times100\times10^{-12}} \approx 1.14\ \text{MHz}
기호
f_c차단 주파수cutoff frequencyHz

100배 이상 개선. 그리고 주파수 의존성이 사라져 파형 왜곡이 없습니다.

이것이 “왜 이득 1짜리 소스 팔로워를 쓰는가”의 답입니다. 신호를 키우는 게 아니라 꺼낼 수 있게 만드는 것입니다 → 6-06

결론 2: 왜 MOSFET인가 (BJT가 아니라)

이유설명
게이트 전류 ≈ 0BJT의 베이스 전류(nA)가 1 MΩ 전극에서 mV 옵셋과 분극을 만듦
전류 잡음 극소BJT는 in×ZSi_n\times Z_S가 µV/√Hz급 (6-01 문제 3)
집적 공정 호환2D 반도체·박막 공정에서 FET이 자연스러움
고밀도구조가 단순해 51 pixels/mm² 가능

대가: gmg_m이 낮아 이득이 작고, 1/f 잡음이 큼 → 뒤에서 다룹니다.

3단계 — 왜 두 번째 트랜지스터(선택 스위치)인가

배선 수 계산

방식배선 수 (50×50)실현성
픽셀마다 개별 배선2500❌ 불가능
행·열 멀티플렉싱50 + 50 = 100✅
시프트 레지스터 사용50(열) + 2(클럭·데이터) = 52✅✅
Nwires=2Npixels(행⋅열 방식)N_{wires} = 2\sqrt{N_{pixels}} \quad\text{(행·열 방식)}
기호
N_pixels개수 (pixels)count (pixels)
N_wires배선 수number of wires

2500 → 100. 25배 감소입니다.

두 번째 트랜지스터가 하는 일

픽셀 소스 팔로워 (임피던스 변환) 회로도VSIG50µVRS1kΩ전극 RsRCT10MΩ전극 RctCDL1nF전극 CdlVDD3VVB2.5V기준전극 바이어스IB175µA바이어스 전류원 (싱크)CCOL3pF열 배선 용량M1NMOS_TFTBIASSRCEL1GATEVPCOLGND
픽셀 소스 팔로워 (임피던스 변환)워크벤치에서 열기 →
소자어디에 붙나하는 일
M1게이트=전극, 드레인=VDD, 소스=M2소스 팔로워. MΩ급 전극 신호를 kΩ급으로 바꿔 열 배선을 끌 수 있게 만든다
M2드레인=M1 소스, 게이트=행 선택 신호, 소스=열 배선행 선택 스위치. 이 행이 선택됐을 때만 M1의 출력을 열 배선에 붙인다
열 배선M2 소스같은 열의 모든 픽셀이 공유. 여기 붙은 기생 용량 CcolC_{col}이 세틀링을 결정한다

M2는 행 선택 스위치입니다.

  • 선택된 행: M2가 ON → M1의 출력이 열 배선에 연결
  • 비선택 행: M2가 OFF → 열 배선과 분리

★ 부수 효과 — 전력 절감

바이어스 전류를 선택된 행에만 흘리면:

Ptotal=Ncol×Ibias×VDD(2500이 아니라 50)P_{total} = N_{col}\times I_{bias}\times V_{DD} \quad(\text{2500이 아니라 50})
기호
I_bias바이어스 전류bias currentA
N_col열 개수column count
P_total전체 전력total powerW
V_DD전압 (DD)voltage (DD)V

예: IbiasI_{bias} = 100 µA, VDDV_{DD} = 3 V

방식전력
전 픽셀 상시 바이어스2500×100μ×3=750 mW2500\times100\mu\times3 = 750\ \text{mW} ❌
선택 행만50×100μ×3=15 mW50\times100\mu\times3 = 15\ \text{mW} ✅

50배 감소. 생체 이식 소자에서 발열은 조직 손상과 직결되므로 결정적입니다.

하나의 트랜지스터가 배선 수와 전력을 동시에 해결합니다. 이것이 “이중 트랜지스터” 구조의 이유입니다.

4단계 — ★ 왜 τ ≈ 20 ns인가

세틀링이 채널 수 × 대역폭을 정합니다

순차 스캔에서:

Tframe=Npixels×tsettleT_{frame} = N_{pixels}\times t_{settle}
기호
N_pixels개수 (pixels)count (pixels)
T_frame온도 또는 주기 (frame)temperature or period (frame)
t_settle정착 시간settling times
fframe=1Tframef_{frame} = \frac{1}{T_{frame}}
기호
f_frame프레임 주파수frame rateHz
T_frame온도 또는 주기 (frame)temperature or period (frame)

bb비트 정확도에 필요한 세틀링 (3-02):

tsettle=0.693(b+1)×τt_{settle} = 0.693(b+1)\times\tau
기호
tau시정수time constants
t_settle정착 시간settling times

계산

목표: MUA 대역 5 kHz를 보려면, 채널당 샘플링률이 최소 4배는 되어야 함

fframe≥4×5 kHz=20 kHzf_{frame} \geq 4\times5\ \text{kHz} = 20\ \text{kHz}
기호
f_frame프레임 주파수frame rateHz
Tframe≤50 μsT_{frame} \leq 50\ \mu\text{s}
기호
mu이동도mobilitym²/V·s
T_frame온도 또는 주기 (frame)temperature or period (frame)
tsettle≤50 μs2500=20 nst_{settle} \leq \frac{50\ \mu\text{s}}{2500} = 20\ \text{ns}
기호
mu이동도mobilitym²/V·s
t_settle정착 시간settling times

10비트 정확도라면:

τ≤20 ns0.693×11=2.6 ns\tau \leq \frac{20\ \text{ns}}{0.693\times11} = 2.6\ \text{ns}
기호
tau시정수time constants

12비트라면:

τ≤20 ns0.693×13=2.2 ns\tau \leq \frac{20\ \text{ns}}{0.693\times13} = 2.2\ \text{ns}
기호
tau시정수time constants

논문의 “τ ≈ 20 ns”는 세틀링 시간(또는 멀티플렉싱 주기)을 가리키는 것으로 보이며, 위 계산과 일치하는 규모입니다.

τ = RC를 만족시키려면

τ=(Rout+RON)×Ccol\tau = (R_{out}+R_{ON})\times C_{col}
기호
tau시정수time constants
C_col열 배선 기생 용량column line capacitanceF
R_ON도통 저항on-resistanceΩ
R_out출력 저항output resistanceΩ

열 배선 용량 CcolC_{col}:

Ccol=Ctrace+Nrows×Coff,M2C_{col} = C_{trace} + N_{rows}\times C_{off,M2}
기호
C_col열 배선 기생 용량column line capacitanceF
C_off,M2정전용량 (off, M2)capacitance (off, M2)F
C_trace배선 정전용량trace capacitanceF
N_rows개수 (rows)count (rows)

추정: 배선 2 pF + 50개 OFF 트랜지스터 × 0.02 pF = 3 pF

τ\tau = 2.6 ns를 위해서는:

Rout+RON≤2.6×10−93×10−12≈870 ΩR_{out}+R_{ON} \leq \frac{2.6\times10^{-9}}{3\times10^{-12}} \approx 870\ \Omega
기호
R_ON도통 저항on-resistanceΩ
R_out출력 저항output resistanceΩ

즉 소스 팔로워의 출력 임피던스와 선택 스위치의 ON 저항 합이 870 Ω 이하여야 합니다.

gm≥1870−RONg_m \geq \frac{1}{870-R_{ON}}
기호
g_m전달 컨덕턴스transconductanceS
R_ON도통 저항on-resistanceΩ

RONR_{ON} = 300 Ω이라면 gm≥1.75g_m \geq 1.75 mS.

★ 필요한 바이어스 전류

MOSFET에서 gm/IDg_m/I_D는 동작 영역에 따라 3~25 V⁻¹입니다. 약반전~중간반전에서 10 V⁻¹로 잡으면:

ID≈1.75 mS10 V−1=175 μAI_D \approx \frac{1.75\ \text{mS}}{10\ \text{V}^{-1}} = 175\ \mu\text{A}
기호
mu이동도mobilitym²/V·s
I_D드레인 전류drain currentA

행당 전력: 50×175μ×3 V=26 mW50\times175\mu\times3\ \text{V} = 26\ \text{mW}

이 계산이 시스템 설계의 중심 고리입니다:

대역폭 → 세틀링 시간 → τ → gmg_m → 바이어스 전류 → 전력

대역폭을 2배로 하려면 전력이 2배(또는 그 이상) 필요합니다.

5단계 — 멀티플렉싱의 대가

a) 채널 간 크로스토크 (메모리 효과)

세틀링이 부족하면 이전 채널의 값이 남습니다 (12-04):

crosstalk=e−tsettle/τ\text{crosstalk} = e^{-t_{settle}/\tau}
기호
tau시정수time constants
e잡음 전압 밀도noise voltage densityV/√Hz
t_settle정착 시간settling times
t/τt/\tau잔류dB
50.67%−43
70.09%−61
90.012%−78
110.0017%−95

12비트(74 dB)를 위해 9τ9\tau 필요 — 위 계산과 일치합니다.

b) Charge injection

M2가 스위칭할 때 게이트 전하게이트 전하 gate chargeMOSFET 을 한 번 켜고 끄는 데 밀어 넣어야 하는 전하로, 스위칭 속도와 구동 손실을 정합니다.QgQ_g자세히 보기 →가 열 배선에 주입됩니다 (9-06):

ΔV=QinjCcol\Delta V = \frac{Q_{inj}}{C_{col}}
기호
Delta V전압 변화량voltage changeV
C_col열 배선 기생 용량column line capacitanceF
Q_inj전하 / 품질 계수 (inj)charge / quality factor (inj)
V전압voltageV

추정: QinjQ_{inj} = 5 fC (작은 박막 트랜지스터), CcolC_{col} = 3 pF

ΔV=5×10−153×10−12≈1.7 mV\Delta V = \frac{5\times10^{-15}}{3\times10^{-12}} \approx 1.7\ \text{mV}
기호
Delta V전압 변화량voltage changeV
V전압voltageV

1.7 mV — 신호(50 µV)의 34배!

대책:

방법효과대가
상관 이중 샘플링 (CDS)거의 완전 제거 ✅샘플 2회 → 대역폭 절반, 잡음 2\sqrt2배
더미 스위치부분 상쇄면적 2배
차동 구조상쇄회로 2배
CcolC_{col} 증가비례 감소세틀링 느려짐 ❌
작은 M2QinjQ_{inj} 감소RONR_{ON} 증가 → 세틀링 느려짐 ❌

CDS가 유일한 실용적 해법입니다. 그리고 CDS는 소스 팔로워의 VthV_{th} 편차와 1/f 잡음까지 함께 제거하는 부수 효과가 있습니다.

c) 롤링 셔터 — 채널 간 시간차

첫 픽셀과 마지막 픽셀의 샘플링 시각이 TframeT_{frame}(50 µs)만큼 다릅니다 (9-04).

영향:

  • 신경 활동의 공간적 전파 속도 측정에 오차
  • 동시 발화 판정에 오차
  • 위상(phase) 결합 분석에 오차

대책:

  • 타임스탬프 보정 (각 픽셀의 샘플링 시각을 알고 후처리로 리샘플링) ← 실용적
  • 글로벌 셔터 (픽셀마다 샘플-홀드) — 면적·복잡도 증가
  • 열 병렬 리드아웃 — 시간차를 행 단위로 축소

6단계 — 픽셀 소스 팔로워의 문제들

a) VthV_{th} 편차 → 채널별 오프셋

MOSFET의 VthV_{th}는 개체마다 다릅니다(박막 소자는 특히 심함, ±100 mV 이상).

Vout=Vin−VGSV_{out} = V_{in} - V_{GS}
기호
V_GS게이트–소스 전압gate-source voltageV
V_in입력 전압input voltageV
V_out출력 전압output voltageV

픽셀마다 출력 오프셋이 제각각입니다.

대책:

  • CDS ✅ (리셋 값과 신호 값의 차를 취함)
  • AC 커플링 (열 증폭기에서)
  • 채널별 디지털 교정(calibration)

b) 1/f 잡음

MOSFET은 1/f 코너가 높습니다(수백 Hz~수 kHz) (12-01).

en(f)=en,white1+fcfe_n(f) = e_{n,white}\sqrt{1+\frac{f_c}{f}}
기호
e_n,white잡음 전압 밀도 (잡음, white)noise voltage density (noise, white)V/√Hz
e_n입력 환산 전압 잡음 밀도input-referred voltage noise densityV/√Hz
f주파수frequencyHz
f_c차단 주파수cutoff frequencyHz

LFP 대역(1~300 Hz)에서 심각합니다.

대책:

방법효과
큰 게이트 면적 (W×LW\times L)1/f ∝1/(WL)\propto 1/(WL) — 면적과 트레이드오프
CDS저주파 성분 상쇄 ✅
초핑회로 복잡
후처리제한적

CDS가 charge injection, VthV_{th} 편차, 1/f 잡음을 한 번에 해결합니다. 그래서 픽셀 어레이에서 사실상 필수입니다.

c) 바디 효과와 이득 손실

Av=gmgm+gmb+gds≈0.7∼0.9A_v = \frac{g_m}{g_m+g_{mb}+g_{ds}} \approx 0.7\sim0.9
기호
A_v전압 이득voltage gain
g_ds컨덕턴스 (소신호) (ds)small-signal conductance (ds)S
g_mb컨덕턴스 (소신호) (mb)small-signal conductance (mb)S
g_m전달 컨덕턴스transconductanceS

이득이 1보다 작아 신호가 10~30% 줄어듭니다. 하지만 임피던스 변환의 이득에 비하면 사소합니다.

d) 잡음 예산

잡음원추정 밀도비고
전극 열잡음 (1 kHz, 160 kΩ)51 nV/√Hz4kT×1.6×105\sqrt{4kT\times1.6\times10^5}
소스 팔로워 열잡음(thermal noise)열잡음 thermal noise모든 저항이 온도 때문에 내는 피할 수 없는 잡음으로, 측정의 바닥을 정합니다.en=4kBTRe_n = \sqrt{4k_BTR}자세히 보기 →4kT×23gm\sqrt{4kT\times\frac{2}{3g_m}} ≈ 2.5 nV/√Hzgmg_m=1.75 mS
소스 팔로워 1/f (1 kHz)~20 nV/√Hz (추정)소자 의존
열 증폭기5 nV/√Hz
합계 (RSS)~56 nV/√Hz

전극이 지배합니다 — 이상적인 상태입니다 (13-02).

MUA 대역(300 Hz~5 kHz, 4.7 kHz)에서 총 잡음:

56×10−9×4700×1.11≈4.0 μV rms56\times10^{-9}\times\sqrt{4700\times1.11} \approx 4.0\ \mu\text{V rms}
기호
mu이동도mobilitym²/V·s

50 µV MUA 신호의 SNR:

20log⁡10504.0≈21.9 dB20\log_{10}\frac{50}{4.0} \approx 21.9\ \text{dB}

✅

20 µV 작은 스파이크라면: 14 dB — 검출은 되지만 분류는 어렵습니다.

결론: 전극 임피던스가 시스템 성능을 정합니다. 소자 성능을 개선해도 SNR은 거의 안 변합니다. 전극 표면 처리로 임피던스를 낮추는 것이 가장 효과적인 개선 방향입니다.

7단계 — 외부 아날로그 프론트엔드

열 배선에서 나온 신호를 처리합니다.

열 배선C_col 이 여기 매달려 있다바이어스 전류원소스 팔로워의 동작 전류를 공급열 증폭기게인CDS상관 이중 샘플링 — 오프셋·charge injection 제거AA 필터안티에일리어싱ADC
블록사양근거
바이어스 전류원175 µA, 높은 출력 임피던스소스 팔로워 이득 1에 근접 (6-06)
열 증폭기이득 10~100, 대역 > 10 MHz세틀링을 방해하지 않아야
CDS2회 샘플, 차 연산오프셋·1/f·charge injection 제거
AA 필터채널당 샘플링률 기준13-06
ADC채널당 20 kSPS × 2500 = 50 MSPS또는 열 병렬

★ ADC 전략

단일 ADC: 50 MSPS 12비트 — 가능하지만 전력·비용 큼

열 병렬 (권장): 50열 × 각 1 MSPS — CMOS 이미지 센서의 표준 방식

단일 ADC열 병렬
ADC 속도50 MSPS1 MSPS × 50
세틀링 요구20 ns1 µs (50배 완화) ✅
전력높음분산
면적작음큼 (칩 가장자리)
채널 정합완벽ADC마다 오프셋·이득 차 → 교정 필요

열 병렬이 세틀링 요구를 50배 완화합니다. 그러면 τ\tau 제약이 풀려 바이어스 전류를 크게 줄일 수 있습니다 — 전력이 극적으로 감소합니다.

8단계 — 검증 계획

항목방법기대값
전극 임피던스소진폭 AC 주입 + 락인 (13-07)1 kHz에서 100~300 kΩ
픽셀 이득전극에 알려진 전압 주입0.7~0.9
세틀링인접 채널에 큰 차이를 주고 스텝 응답9τ9\tau 내 −78 dB
크로스토크(crosstalk)크로스토크 crosstalk옆 배선의 신호가 용량이나 자기장을 타고 내 신호에 섞여 들어오는 것입니다.자세히 보기 →한 픽셀에만 신호 주입, 나머지 관찰< −60 dB
잡음 플로어전극 단락(또는 식염수) 후 측정 (14-04)~4 µV rms
대역폭테스트 톤 스윕 (14-05)DC~5 kHz 평탄
채널 균일도전 채널에 같은 신호 주입이득 편차 < 5%
in-vitro식염수 중 알려진 신호예상 SNR
in-vivo실제 기록알려진 생리 신호 확인

💡 교정 신호 주입 경로를 어레이 설계에 넣으세요. 모든 전극에 동시에 알려진 전압을 걸 수 있는 경로가 있으면, 언제든 전 채널의 이득·오프셋·대역을 확인할 수 있습니다.

★ 설계 파라미터 요약표

파라미터값결정 근거
픽셀 구조소스 팔로워 + 선택 스위치임피던스 변환 + 배선 감축
소자 종류MOSFET (FET)게이트 전류 0, 전류 잡음 극소, 집적성
픽셀 이득0.7~0.9소스 팔로워 특성 (바디 효과)
gmg_m≥ 1.75 mS세틀링 τ 요구에서 역산
바이어스 전류~175 µA/픽셀gmg_m에서 역산
열 배선 용량~3 pF배선 + OFF 트랜지스터
세틀링 τ~2.6 ns채널 수 × 대역폭에서 역산
멀티플렉싱 주기~20 ns9τ9\tau (12비트)
프레임 레이트~20 kHzMUA 5 kHz × 4
배선 수100 (또는 52)2N2\sqrt{N}
전력 (어레이)~26 mW선택 행만 바이어스
CDS필수charge injection + VthV_{th} + 1/f
잡음 플로어(noise floor)잡음 플로어 noise floor신호가 없을 때 남아 있는 잡음의 크기로, 이보다 작은 신호는 아무리 증폭해도 안 보입니다.자세히 보기 →~4 µV rms전극 열잡음 지배

★ 직접 설계하기 — 단계별 체크리스트

이 구조를 자신의 시스템에 적용하려면:

#확인할 것방법 / 식
1전극 임피던스를 실측했는가? (주파수별)임피던스 스펙트로스코피 또는 락인
2목표 대역폭과 채널 수를 정했는가?신호 종류에서 (LFP? MUA? 스파이크?)
3세틀링 시간을 역산했는가?tsettle=1/(Nchfframe)t_{settle} = 1/(N_{ch}f_{frame}),  τ=tsettle/(0.693(b+1))\ \tau = t_{settle}/(0.693(b+1))
4열 배선 용량을 추정했는가?Ccol=Ctrace+NrowsCoffC_{col} = C_{trace} + N_{rows}C_{off}
5필요한 gmg_m과 바이어스 전류를 구했는가?gm≥1/(τ/Ccol−RON)g_m \geq 1/(\tau/C_{col} - R_{ON}),  ID≈gm/(gm/ID)\ I_D \approx g_m/(g_m/I_D)
6전력 예산 안에 드는가?P=NcolIDVDDP = N_{col}I_DV_{DD} — 안 되면 열 병렬 리드아웃 검토
7노이즈 예산을 계산했는가?전극 열잡음이 지배하는가?(그렇다면 좋음) / 목표 SNR 달성 가능한가?
8Charge injection 대책이 있는가?CDS 구현 계획
9롤링 셔터 시간차가 문제되는가?타임스탬프 보정 계획
10검증 계획과 교정 신호 경로가 있는가?—

시뮬레이션으로 확인

예제 1 — 소스 팔로워의 임피던스 변환 효과

examples/16-case-studies/pixel-source-follower.yaml

픽셀 소스 팔로워 (임피던스 변환) 회로도VSIG50µVRS1kΩ전극 RsRCT10MΩ전극 RctCDL1nF전극 CdlVDD3VVB2.5V기준전극 바이어스IB175µA바이어스 전류원 (싱크)CCOL3pF열 배선 용량M1NMOS_TFTBIASSRCEL1GATEVPCOLGND
픽셀 소스 팔로워 (임피던스 변환)워크벤치에서 열기 →
meta:
  name: 픽셀 소스 팔로워 (임피던스 변환)
  lesson: docs/16-case-studies/01-active-array-readout.md
  note: no-buffer.yaml(전극 직결)과 대역폭을 비교
components:
  - {ref: VDD,  type: vdc, value: 3.0}
  - {ref: VSIG, type: vac, value: 50u}
  - {ref: RS,   type: r, value: 1k,    label: 전극 Rs}
  - {ref: RCT,  type: r, value: 10MEG, label: 전극 Rct}
  - {ref: CDL,  type: c, value: 1n,    label: 전극 Cdl}
  - {ref: VB,   type: vdc, value: 2.5, label: 기준전극 바이어스}
  - {ref: M1,   type: m_nmos, model: NMOS_TFT, params: {w: 20u, l: 2u}}
  - {ref: IB,   type: idc, value: 175u, label: 바이어스 전류원 (싱크)}
  - {ref: CCOL, type: c, value: 3p,    label: 열 배선 용량}
nets:
  # 신호는 **기준전극 바이어스 위에 실려** 옵니다. 예전에는 VB 를 100 MΩ
  # 으로 게이트에 물렸는데, 전극의 Rct 10 MΩ 이 그것을 접지로 끌어내려
  # 게이트가 0.11 V 가 됐습니다 — 문턱 아래라 동작점이 아예 없습니다.
  BIAS: [VB.p, VSIG.n]
  SRC:  [VSIG.p, RS.1]
  EL1:  [RS.2, RCT.1, CDL.1]
  GATE: [RCT.2, CDL.2, M1.g]
  VP:   [VDD.p, M1.d]
  # 바이어스 전류원은 **싱크**입니다 — COL 에서 전류를 빼 갑니다.
  # 이 저장소는 p 가 전류가 나오는 쪽이므로 n 을 COL 에 답니다.
  COL:  [M1.s, IB.n, CCOL.1]
  GND:  [VDD.n, VB.n, IB.p, CCOL.2]
analyses:
  - {type: op}
  - {type: ac, sweep: dec, points: 30, fstart: 1, fstop: 100MEG}

비교 대상 (pixel-no-buffer.yaml): 전극을 100 pF에 직결 → 대역폭 수 kHz 이 회로: 대역폭 MHz급

예제 2 — 멀티플렉싱 세틀링

examples/16-case-studies/mux-settling-array.yaml

두 채널을 번갈아 선택하며, 세틀링 시간과 잔류(크로스토크)를 확인합니다. 채널 1에 1 mV, 채널 2에 0 V를 주고 전환 후 20 ns에서의 오차를 봅니다.

예제 3 — 노이즈 예산

examples/16-case-studies/array-noise-budget.yaml

ngspice의 .noise 해석으로 각 잡음원의 기여도를 확인합니다. 전극이 지배하는지 검증합니다.

⚖️ 설계 트레이드오프 총정리

파라미터늘리면 ✅늘리면 ⚠️
바이어스 전류gmg_m↑ → 세틀링 빠름, 대역폭↑, 열잡음↓전력↑ (발열), 1/f는 개선 안 됨
게이트 면적 (W×L)gmg_m↑, 1/f 잡음↓픽셀 면적↑ → 밀도↓, 게이트 용량↑
선택 스위치 크기RONR_{ON}↓ → 세틀링 빠름QinjQ_{inj}↑, CoffC_{off}↑ → 크로스토크↑
채널 수공간 해상도↑채널당 대역폭↓ (또는 전력↑)
프레임 레이트시간 해상도↑세틀링 요구↑ → 전력↑, 데이터량↑
정확도 (비트)동적 범위↑세틀링 시간↑ (0.693(b+1)τ0.693(b+1)\tau)
열 배선 길이(짧을수록 좋음)CcolC_{col}↑ → 세틀링 느림
전극 면적임피던스↓ → 잡음↓공간 해상도↓
열 병렬 ADC세틀링 요구 완화, 전력↓면적↑, 채널 간 정합 문제
CDS오프셋·1/f·charge injection 제거대역폭 절반, 잡음 2\sqrt2배

★ 핵심 상충 관계

다섯 축이 하나의 매듭으로 묶여 있습니다. 가운데 전력이 있고, 나머지가 전부 전력과 맞물립니다.

한쪽을 좋게 하면대가를 치르는 곳이유
공간 해상도↑ (채널 수↑)시간 해상도↓, 전력↑, 데이터 대역폭↑채널이 늘면 채널당 세틀링 시간이 줄고, 열 회로가 늘어 전력이 는다
시간 해상도↑ (프레임률↑)전력↑, 잡음↑, 데이터 대역폭↑짧은 세틀링을 맞추려면 gmg_m↑ → 전류↑. 대역이 넓어져 잡음도 는다
잡음↓ (SNR↑)전력↑ 또는 시간 해상도↓잡음은 \sqrt{}로만 좋아진다 — 평균을 더 오래 내거나 전류를 더 쓴다
전력↓위 셋이 전부 나빠짐—
데이터 대역폭↓공간·시간 해상도 중 하나를 포기압축·온칩 처리로 일부 완화 가능

💡 가운데 전력이 놓인 것이 요점입니다. 나머지 넷 중 어느 것을 좋게 해도 결국 전력으로 청구서가 옵니다. 이식형·웨어러블에서 전력이 절대 제약인 이유입니다.

넷 중 셋을 좋게 하면 나머지 하나가 나빠집니다. 시스템 사양은 이 공간에서 한 점을 고르는 일입니다.

🔌 이 구조가 쓰이는 곳

시스템비고
CMOS 이미지 센서3T/4T 픽셀 — 구조가 거의 동일
신경 기록 어레이이 문서의 사례
평판 X선 검출기TFT 어레이
터치 스크린정전용량(capacitance) 어레이
바이오센서 어레이ISFET 등
디스플레이 백플레인TFT 구동 (반대 방향)

💡 이미지 센서에서 발전한 기법(CDS, 4T 픽셀, 열 병렬 ADC, 상관 다중 샘플링)이 신경 기록에 그대로 적용됩니다. 이미지 센서 문헌이 좋은 참고 자료입니다.

⚠️ 이상과 실제의 차이

이상실제
픽셀이 모두 동일VthV_{th}·gmg_m 편차 → CDS·교정 필요
전극 임피던스가 일정개체·시간에 따라 크게 변함, 조직 반응으로 상승
세틀링이 계산대로배선 저항·분포 정수 효과
Charge injection이 균일픽셀마다 다름
유연 기판이 안정굽힘·응력으로 소자 특성 변화
생체 환경이 중성이온, 단백질 흡착, 면역 반응으로 전극 열화

⚠️ 유연 기판·생체 이식 소자의 장기 안정성은 회로 설계와 별개의 큰 과제입니다. 봉지(encapsulation), 생체적합성, 기계적 신뢰성이 실제 사용 가능성을 좌우합니다.

연습문제

문제 1. 1000채널, 목표 채널당 대역폭 2 kHz, 10비트 정확도. 필요한 τ는?

exercises/16-01-array-settling.yaml
풀이

프레임 레이트: 4×2 kHz=84\times2\ \text{kHz} = 8 kHz

프레임 시간: 125 μ125\ \mus

채널당 시간: 125μ/1000=125125\mu/1000 = 125 ns

τ: 125ns/(0.693×11)=16.4125\text{ns}/(0.693\times11) = 16.4 ns

CcolC_{col} = 3 pF이면 Rout≤5.5R_{out} \leq 5.5 kΩ → gm≥0.18g_m \geq 0.18 mS → ID≈18 μI_D \approx 18\ \muA

전력 (32열 가정): 32×18μ×3=1.732\times18\mu\times3 = 1.7 mW ✅ 매우 여유

문제 2. 채널 수를 2배(2000)로 늘리면서 대역폭을 유지하려면 무엇을 바꿔야 합니까?

exercises/16-01-double-channels.yaml
풀이

채널당 시간이 절반(62.5 ns) → τ도 절반(8.2 ns) 필요

Rout≤8.2n3p=2.7 kΩ⇒gm≥0.37 mS⇒ID≈37 μAR_{out} \leq \frac{8.2\text{n}}{3\text{p}} = 2.7\ \text{k}\Omega \Rightarrow g_m \geq 0.37\ \text{mS} \Rightarrow I_D \approx 37\ \mu\text{A}
기호
mu이동도mobilitym²/V·s
g_m전달 컨덕턴스transconductanceS
I_D드레인 전류drain currentA
R_out출력 저항output resistanceΩ

바이어스 전류 2배, 전력 2배.

⚠️ 그런데 CcolC_{col}도 늘어납니다 (행이 2배면 OFF 트랜지스터도 2배):

Ccol=2+2×50×0.02=4 pFC_{col} = 2 + 2\times50\times0.02 = 4\ \text{pF}
기호
C_col열 배선 기생 용량column line capacitanceF

다시 계산하면 Rout≤2.05R_{out} \leq 2.05 kΩ → gm≥0.49g_m \geq 0.49 mS → ID≈49 μI_D \approx 49\ \muA

실제로는 2.7배 증가합니다. 채널 수를 늘리는 비용이 선형보다 큽니다.

대안:

  • 열 병렬 ADC → 세틀링 요구 완화
  • 어레이를 여러 블록으로 분할 → 각 블록의 CcolC_{col} 감소, 병렬 읽기
  • 정확도 낮추기 (10→8비트: 0.693×9/0.693×11=0.820.693\times9/0.693\times11 = 0.82배)

문제 3. 전극 임피던스를 1 kHz에서 160 kΩ → 40 kΩ으로 개선했습니다. SNR은 얼마나 좋아집니까? 다른 이점은?

exercises/16-01-electrode-4x.yaml
풀이

열잡음:

en∝R:51 nV/Hz→25.5 nV/Hze_n \propto \sqrt{R}: \quad 51\ \text{nV}/\sqrt{\text{Hz}} \rightarrow 25.5\ \text{nV}/\sqrt{\text{Hz}}
기호
e_n입력 환산 전압 잡음 밀도input-referred voltage noise densityV/√Hz
R저항resistanceΩ

총 잡음 (다른 항 포함):

기존: 512+2.52+202+52=56 nV/Hz\sqrt{51^2+2.5^2+20^2+5^2} = 56\ \text{nV}/\sqrt{\text{Hz}} 개선: 25.52+2.52+202+52=33 nV/Hz\sqrt{25.5^2+2.5^2+20^2+5^2} = 33\ \text{nV}/\sqrt{\text{Hz}}

SNR 개선: 20log⁡10(56/33)=4.620\log_{10}(56/33) = 4.6 dB

⚠️ 잡음이 4배가 아니라 1.7배만 줄었습니다. 소스 팔로워의 1/f 잡음(20 nV/√Hz)이 이제 무시할 수 없게 되었기 때문입니다.

한 항을 줄이면 다음 항이 드러납니다. 이것이 노이즈 예산을 반복해서 계산해야 하는 이유입니다.

추가 개선을 하려면 1/f 잡음을 줄여야 합니다:

  • 게이트 면적 증가 (밀도와 트레이드오프)
  • CDS 강화
  • 초핑

다른 이점:

  1. DC 오프셋 감소 — 바이어스 전류 × 임피던스가 줄어듦
  2. 대역폭 개선 — 배선 용량과의 시정수 감소 (버퍼가 있어도 게이트 노드는 영향받음)
  3. 전극 안정성 — 낮은 임피던스는 대개 접촉이 좋다는 신호
  4. 자극 가능 — 같은 전극으로 자극할 때 필요한 전압이 낮아짐

어떻게 낮추나:

  • 전극 면적 증가 (공간 해상도 희생)
  • 표면 처리 — PEDOT:PSS, 이리듐 산화물, 백금흑, 카본 나노튜브 → 유효 표면적을 10~1000배 늘려 임피던스를 크게 낮춤 → 공간 해상도를 희생하지 않고 임피던스만 낮출 수 있어 가장 좋은 방법

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